半导体长年按照大约2年性能翻倍的“摩尔定律”进化。其原动力是减小晶体管等的尺寸，以提高集成度的微细化技术。近年对于“摩尔定律”可行性的争论在半导体业界时有发生，但半导体大厂英特尔仍是摩尔定律的坚定支持者。

本周，在半导体行业会议IEDM 2022（2022年IEEE国际电子器件会议）上，英特尔发布多篇论文，包括2D材料、3D封装技术、存储器技术等多项技术进展。该公司还表示，将在未来十年内持续推进摩尔定律，预计到2030年可实现在单个封装中集成一万亿个晶体管。

“目前我们可以在单个封装放入1千亿个晶体管，还有10倍需要增加。”12月8日，英特尔中国研究院院长宋继强在接受界面新闻等采访中称，他表示，从2023年到2030年，晶体管密度要在8年时间里翻10倍，即实现2的3次方的提升，是一个比较激进的目标。

同时，目前半导体晶体管结构正从FinFET（鳍式场效应晶体管）向GAAFET（环绕栅极晶体管）架构发展，相较于目前先进制程所采用的FinFET（鳍式场效应晶体管），GAAFET架构有着更好的静电特性，在尺寸相同的情况下，可以达到更高的频率，功耗也更低，因此是当前3纳米等高端工艺的核心技术。宋继强指出，在GAAFET架构下进一步微缩，会出现漏电流及不易控制通断等问题，用传统的硅材料去做通道材料面临诸多挑战。

宋继强称，要达到单个封装中集成一万亿个晶体管的目标，一方面要继续依靠晶体管微缩，例如用超薄的2D材料做更高效的GAA的晶体管。另一方面还需要依赖3D封装技术，能够进一步提升整个设备中的晶体管总量。

两大方向英特尔在IEDM发表的论文中均有涉及，英特尔介绍，新材料和工艺模糊了封装和芯片制造之间的界限，与2021年公布的成果相比，通过混合键合技术将互连间距继续微缩到3微米，密度又提升了10倍。同时通过超薄“2D”材料即过渡金属硫化物，可以在单个芯片上集成更多晶体管。

过去，英特尔在先进制程技术研究中大多倾向于“单打独斗”，自行攻克所有难关，随着英特尔近年在先进制程竞争中落后于台积电，已经逐步改变做法。宋继强以先进封装技术应用为例称，先进封装可以把不同的芯粒（Chiplet）集成，涉及到芯片中不同芯粒的互联互通时，则需要设计厂商、晶圆厂和封装厂、EDA工具厂商共同协作，在协议层面做好规范，此外软件工具也需要升级改造以支持芯粒设计。

负责技术开发的英特尔副总裁安Ann Kelleher在本周表示，公司完全走在正轨上，英特尔目前设有季度里程碑，从这些里程碑看，公司提前或处于正轨上。她表示，英特尔正采取比过去更加务实做法，建立应急计划以确保不再出现重大延迟。同时，公司也更多地依赖设备供货商的帮助，而不是试图自己做所有的工作。

按照英特尔规划的进度，该公司目前正在进行Intel 4（即7纳米）工艺生产，预计年底就会进入试产阶段，未来将用于第14代的Meteor Lake处理器架构，并且已经准备好在2023下半年迈入Intel 3（3纳米）制程技术，外界普遍认为第一批产品会在2024上半年登场。

编辑/范辉